Génération automatique de diagrammes sysml à partir du code vhdl

dc.contributor.author	Fartas, Okba
dc.contributor.author	Boutekkouk, Fateh
dc.date.accessioned	2018-12-04T09:26:30Z
dc.date.available	2018-12-04T09:26:30Z
dc.date.issued	2013
dc.description.abstract	Ces dernières années, le standard Sys ML a attiré beaucoup d'attentions auprès des concepteurs du matériel. A l'instar d'UML, Sys ML a été déjà utilisé pour générer de manière automatique un code de description matériel (HDL) écrit en System, Verilog et VHDL. Contrairement à la plupart des travaux existants, nous proposons dans ce mémoire une nouvelle approche de rétro ingénierie pour générer les diagrammes Sys ML de définition du bloc et de bloc interne à partir du code VHDL. La génération du code s'effectue en faisant référence à un ensemble de règles de correspondance entre les concepts Sys ML et VHDL. L'apport de notre travail est de faciliter la maintenance et la compréhension des programmes VHDL auprès les concepteurs matériel et même logiciel et cela c'est grâce aux modèles graphiques offerts par Sys ML.	ar
dc.identifier.uri	http://hdl.handle.net/123456789/6827
dc.language.iso	fr	ar
dc.publisher	Université Oum El Bouaghi	ar
dc.subject	Standard Sys ML	ar
dc.subject	Concept Sys ML: VHDL	ar
dc.title	Génération automatique de diagrammes sysml à partir du code vhdl	ar
dc.type	Other	ar

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