Génération automatique de diagrammes sysml à partir du code vhdl
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Date
2013
Authors
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Publisher
Université Oum El Bouaghi
Abstract
Ces dernières années, le standard Sys ML a attiré beaucoup d'attentions auprès des concepteurs du matériel. A l'instar d'UML, Sys ML a été déjà utilisé pour générer de manière automatique un code de description matériel (HDL) écrit en System, Verilog et VHDL. Contrairement à la plupart des travaux existants, nous proposons dans ce mémoire une nouvelle approche de rétro ingénierie pour générer les diagrammes Sys ML de définition du bloc et de bloc interne à partir du code VHDL. La génération du code s'effectue en faisant référence à un ensemble de règles de correspondance entre les concepts Sys ML et VHDL.
L'apport de notre travail est de faciliter la maintenance et la compréhension des programmes VHDL auprès les concepteurs matériel et même logiciel et cela c'est grâce aux modèles graphiques offerts par Sys ML.
Description
Keywords
Standard Sys ML, Concept Sys ML: VHDL