Etude physique et modélisation du transistor à effet de champ à l’échelle nanométrique
| dc.contributor.author | Lagraf, Fairouz | |
| dc.contributor.author | Guergouri, Kamel | |
| dc.date.accessioned | 2022-03-09T07:51:27Z | |
| dc.date.available | 2022-03-09T07:51:27Z | |
| dc.date.issued | 2020 | |
| dc.identifier.uri | http://hdl.handle.net/123456789/12858 | |
| dc.language.iso | fr | ar |
| dc.publisher | Université De Larbi Ben M’hidi Oum EL Bouaghi | ar |
| dc.subject | Mosfet | ar |
| dc.subject | Mosfets à grilles multiples | ar |
| dc.subject | Diélectriques élévés k (High k) | ar |
| dc.subject | Modélisation de dispositifs à l'échelle nanométrique | ar |
| dc.title | Etude physique et modélisation du transistor à effet de champ à l’échelle nanométrique | ar |
| dc.type | Other | ar |
| dcterms.abstract | La diminution intensive de la longueur de canal pour un transistor MOS impose des contraintes importantes, notamment pour contrôler les effets de canal court (SCE) dans les MOSFETs à l'échelle nanométrique. Ces contraintes peuvent dégrader les performances du dispositif, déterminant ainsi les limites de miniaturisation des MOSFETs dans les applications nanoélectroniques. Afin de réduire le degré des SCE, un certain nombre de nouvelles architectures ont été proposées. En raison de leurs capacités de mise à l'échelle plus élevées, les transistors MOSFETs à grilles multiples devraient être maintenus dans les futures applications de nanoélectronique pour relever le défi lié à la réduction de la taille de ces transistors. Cependant, avec la miniaturisation continue, d'autres défis sérieux liés à la dissipation de puissance maximale et au coût de fabrication persistent en raison des techniques de coût élevé utilisées pour l'élaboration des jonctions p-n. Récemment, une nouvelle conception appelée MOSFET sans jonction a été proposée pour être une excellente alternative au MOSFET conventionnel. Le principal avantage de cette structure repose sur la procédure de fabrication améliorée grâce à l'élimination des jonctions p-n. Le travail présenté dans cette thèse s’inscrit dans ce contexte, en l’occurrence l’étude physique et la modélisation du transistor JLTMCSG-MOSFET (Junction Less Trial Material Cylindrical Surrounding Gate MOSFET) à l’échelle nanométrique, car Le JLTMCSG-MOSFET est considéré comme étant le plus performant des transistors à grilles multiples, permettant un meilleur contrôle électrostatique du canal. Pour ce faire on a utilisé un modèle analytique basé sur la solution exacte de l’équation de Poisson bidimensionnelle en coordonnées cylindriques, basée sur l’utilisation de la série de Fourier-Bessel et la méthode de séparation pour obtenir une solution précise. Ce modèle nous a permis d’étudier: l’effet de la longueur du canal Lc, l’effet des diélectriques élévés k (High k) et l’effet des pièges de charges de l’interface sur les performances de JLTCSG-MOSFET. Les performances des MOSFET JLTMCSG de faible puissance ont été étudiées en termes de distribution du potentiel de surface, le champ électrique, le courant sous-seuil, l'abaissement de la barrière induite par le drain (DIBL), la pente sous-seuil (SS) et la tension de seuil (Vth). Les résultats obtenus jusqu'à présent par la simulation sont équivalents à ceux de la littérature, ce qui nous permis de valider les nôtres, basés sur une approche plus simple et plus esthétique. The intensive reduction in channel length for a MOS transistor imposes significant constraints, in particular to control the short channel effects (SCE) in MOSFETs at the nanometric scale. These constraints can degrade the performance of the device, thus determining the limits of miniaturization of MOSFETs in nano-electronic applications. In order to reduce the degree of SCE, a number of new architectures have been proposed. Due to their higher scaling capabilities, multi-gate MOSFETs should be maintained in future nano-electronics applications to overcome the challenge of reducing the size of these transistors. However, with continuous miniaturization, other serious challenges related to maximum power dissipation and manufacturing cost persist due to the high cost techniques used in the development of p-n junctions. Recently, a new design called MOSFET without junction has been proposed to be an excellent alternative to conventional MOSFET. The main advantage of this structure is the improved manufacturing procedure through the elimination of p-n junctions. The work presented in this thesis is part of this context, this is the physical study and modeling of the JLTMCSG-MOSFET transistor (Junction Less Trial Material Cylindrical Surrounding Gate MOSFET) at the nanometric scale, because the JLTMCSG-MOSFET is considered to be the most efficient of the multi-gate transistors, allowing better electrostatic control of the channel. To do this, we used an analytical model based on the exact solution of the two-dimensional Poisson equation in cylindrical coordinates, based on the use of the Fourier-Bessel series and the separation method to obtain a precise solution. This model allowed us to study: the effect of the length of the Lc channel, the effect of high dielectrics k (High k) and the effect of interface trapped charges on the performance of JLTCSG-MOSFET. The performances of low power JLTMCSG MOSFETs were studied in terms of surface potential distribution, electric field, sub-threshold current, lowering of the drain-induced barrier (DIBL), sub-threshold slope (SS) and the threshold voltage (Vth). The results obtained so far by the simulation are equivalent to those of the literature, which allowed us to validate ours, based on a simpler and more aesthetic approach. |
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